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PILZ式編碼器總線傳輸技術(shù)研究與實現(xiàn)

2016-12-15  閱讀(701)

PILZ式編碼器總線傳輸技術(shù)研究與實現(xiàn)
隨著高速高精數(shù)控系統(tǒng)對位置反饋精度和速度的要求越來越高,高精度的PILZ式編碼器應(yīng)用也越來越廣泛。PILZ式編碼器數(shù)據(jù)一般采用特殊的接口及協(xié)議輸出,所以其數(shù)據(jù)傳輸顯得十分重要。雖然,我國部分企業(yè)已經(jīng)開發(fā)了式編碼器,但是到目前為止還沒有自主知識產(chǎn)權(quán)的接口及協(xié)議,全部要套用國外的標(biāo)準(zhǔn)。一方面,國外的這些接口與協(xié)議受知識產(chǎn)權(quán)、、特殊解碼芯片的限制,用戶在使用PILZ式編碼器時要增加額外的成本。另一方面,當(dāng)前國外的這些接口及協(xié)議自身也存在傳輸速率低、抗干擾能力不高以及長線傳輸延時等問題,在使用中受到種種局限。PILZ式編碼器是高精度位置控制系統(tǒng)常用的一種位移檢測傳感器。在位置控制系統(tǒng)中 ,由于電機(jī)既可能正轉(zhuǎn) ,也可能反轉(zhuǎn) ,所以要對與其相連的編碼器輸出的脈沖進(jìn)行計數(shù) ,要求相應(yīng)的計數(shù)器既能實現(xiàn)加計數(shù) ,又能實現(xiàn)減計數(shù) ,即進(jìn)行可逆計數(shù)。其計數(shù)的方法有多種 ,包括純粹的軟件計數(shù)和硬件計數(shù)。為此,提出了一種高速總線式的PILZ式編碼器HSI(Hight-speed Serial Interface)接口及協(xié)議。論文的主要內(nèi)容有: 根據(jù)“開放系統(tǒng)互聯(lián)基本參考模型”優(yōu)化了HSI總線傳輸協(xié)議模型,從物理層、鏈路層以及應(yīng)用層三個層次對HSI總線傳輸協(xié)議進(jìn)行了具體描述,研究了HSI總線傳輸協(xié)議的調(diào)度機(jī)制以及容錯機(jī)制。針對國外主流PILZ式編碼器采用RS485接口傳輸速率低、可靠性不高的缺陷,提出了一種基于高速以太網(wǎng)技術(shù)的現(xiàn)場總線接口方法,可有效解決數(shù)據(jù)傳輸延遲,并大大提高可靠性。針對高速以太網(wǎng)總線特點,提出了HSIPILZ式編碼器的傳輸協(xié)議及可靠性保障機(jī)制。

PILZ式編碼器總線傳輸技術(shù)研究與實現(xiàn)
利用可編程邏輯門陣列(FPGA)及其編程環(huán)境QuartusII和編程語言VHDL,使用自頂向下的模塊化設(shè)計方法開發(fā)了HSI總線傳輸協(xié)議,對其中的關(guān)鍵模塊進(jìn)行了仿真和實驗驗證。搭建了三種HSI總線傳輸協(xié)議的測試平臺,并以其中一個實驗平臺給出了HSI總線傳輸?shù)膶嶒灢襟E,進(jìn)行了可靠性分析以及測試。zui后比較了國外主流編碼器傳輸協(xié)議和HSI總線協(xié)議。



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